DC523ABB

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DC523ABB

DC523 一定要想尽办法减少reg寄存器的长度

上次把[30:0]改到[50:0],报告里逻辑单元从100多直升到2000多!!!太吓人了,至于为什么我就不知道了哈!

三....case语句里一定要加default if一定要加else

如果是组合逻辑的设计,不加default或else的话,不能所有的情况都有赋值,就会在内部形成一个锁存器,不再是一个纯粹的组合逻辑了,电路性能就会下降.

例如:case({a,b})

2'b11 e=b;

2'b10 e=a;

endcase

//不加default,虽然只关心a=1时的结果,但是a=0的时候,e就会保存原来的值,直到a变为1

//那么e要保存原来的值,就要在内部生成锁存器了.

四....尽量使用Case语句 而不是if--else语句

复杂的if--else语句通常会生成级译码逻辑,这将会增加这些路径上的组合时延
用来产生复杂逻辑的Case语句通常会生成不会有太多时延的并行逻辑

五...组合逻辑的always块中,要注意所有的输入全部放入敏感变量表里

比如:always@(a or b)
DC523 1、Delay-Locked Loop(DLL) ； 2、Digital Frequency Synthesizer (DFS)；

3、Phase Shift(PS) ; 4、Status Logic(SL);

关于外部反馈＆内部反馈的作用以及区别:

用反馈的目的类似于锁相环的原理，就是为了通过DCM调整后的时钟相位与输入对齐(即消除由于DCM时钟调整过程中的偏斜(Skew))。

内部反馈是为了内部时钟与输入芯片的IO PAD上的时钟相位对齐，外部反馈是为了输出到外部的时钟（比如给SRAM）的相位与输入芯片的IO PAD上的时钟相位对齐。(内部反馈是不用自己连接的)

FPGA内部的IBUFG和BUFG会给输入时钟带来延时，经过DCM后可以利用clk0输出(由于反馈的作用),这时输出相位与IPAD上的输入相位可以保持一致，相当于零延时BUF，在高速设计中很有用的。
内部时钟就是FPGA内部用的，外部则是根据设计需求需要同时送到外部的时钟。

反馈的两者实现方式：一是CLK0反馈（即CLKIN的同频做为反馈信号），另一个是CLK2X反馈（即CLKIN的2倍频做为反馈信号）。

另外如果仅仅使用CLKFX＆CLKFX180，可以不使用反馈。详见图2和3：

关于DCM中DLL的工作模式问题:

DCM中的DLL有两种工作模式: 高频＆低频模式．低频模式24MHz~180MHz,高频模式48MHz~360MHz（不同的器件可能不同）．
在高频模式的时候，倍频使出管脚clk2X＆clk2x180禁用，四相移位寄存器的输出CLK90＆CLK270也被禁用，如果分频因子不是个整数，则输出时钟的占空比不是50％。
如果仅仅CLKFX作为输出的话，则输入时钟可以是1MHz~210MHz,但是输出小应该大于24MHz.
DC523

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